数模电

CMOS的特点

• 若In输入0，NMOS的Gate是0，NMOS处于关闭状态；PMOS的Gate经过反相器（图中小圆圈）是1，PMOS处于打开状态；此时Out与PMOS的Source端状态一样，即Out被拉至VDD，输出1。

• 若In输入1，NMOS是打开状态，PMOS是关闭状态，Out与NMOS的Drain端状态一样，即Out被拉至GND，输出0。

• 综上，该逻辑实现的是一个反相器。

同步逻辑和异步逻辑？

同步电路和异步电路的区别：

时序设计的实质：

触发器建立时间和保持时间的概念，为什么要满足触发器的建立时间和保持时间？

什么是亚稳态，为什么会产生亚稳态，减少亚稳态的方法？

系统最高速度计算(最快时钟频率)和流水线设计思想:

跨时钟域同步方法

1.单比特

2.多bit传输

对以一位的异步信号可以使用“一位同步器进行同步”(使用两级触发器)，而对于多位的异步信号，可以采用如下方法:1:可以采用保持寄存器加握手信号的方法(多数据，控制，地址);2:特殊的具体应用电路结构,根据应用的不同而不同:3:异步FIFO。(最常用的缓存单元是DPRAM)

锁存器(latch)和触发器(flip-flop)区别?

数字电路功耗

1.Dynamic Power Consumption 动态功耗

• 升压可提高性能（CELL的延时会变短，transient 会变短，翻转频率可以跑的更高些），但同时功耗增加

• 温度升高时，功耗增加

• 从上述动态功耗公式可以看出，动态功耗和晶体管大小无关，和电压的平方成正比（Vdd2 ) ，和翻转率成正比(f )，和Vout接的负载有关系（CL ）

• 做工程的话最终用的还是推导的结论，即上图中红色框住的部分。从结论不难得出，功耗的Average主要与电压的平方、跟时钟频率有关系。

• 上图中的第二幅图，假设电压Vdd是5V，当电压是2.5V左右时，短路电流达到最大！

• 从上图不难看出，电源电压Vdd是决定短路功耗的一个重要因素。

2.Static Power Consumption 静态功耗

• 器件本身的原因必然会产生漏电电流

• 要解决漏电功耗是把它的Sub-Threshold做一些变化，供应商会提供多种不同的库，不同的库Sub-Threshold不一样。Sub-Threshold高，频率会高一些，延时会短一些，对应的漏电功耗就越大。

3.Principles for Power Reduction 降低功耗的原则

• 降功耗最主要的是降电压，其次是减少反转率（如进行时钟门控），最后是减少电容！

IC设计中节省静态功耗和动态功耗的方法_一点一点的进步的博客-CSDN博客_降低静态功耗的方法

4. 静态功耗与动态功耗 功耗 = 静态功耗 + 动态功耗 = 静态功耗 + 转换功耗 + 短路功耗 P_static = V*I_leak，和 电压、漏电流 有关，而漏电流和工艺有关； 电压角度 V： （1）降低工作电压； （2）多电压域； （3）动态电压缩放DVS技术（处理器在不同工作模式下使用不同电压）； （4）电源关断技术，power-gating； 电流角度 I_leak（漏电流）： （1）使用HVT高阈值晶体管，漏电流小； （2）多阈值； P_dynamic= k*C*V*V*f + m*V*I_sc，和 电压、负载电容、工作时钟频率、信号翻转率、短 路电流有关； 电压角度： （1）降低工作电压； （2）多电压域； （3）动态电压缩放DVS技术（处理器在不同工作模式下使用不同电压）； （4）电源关断技术，power-gating； 负载电容角度：与工艺有关 （1）按比例缩小集成度，降低器件电容； （2）多芯片系统中，可以考虑多芯片封装，减低接口间电容； （3）合理的布局布线； 工作时钟频率角度： （1）降低工作频率； （2）多时钟域； （3）门控时钟，clock gating； 数据翻转率角度： （1）使用格雷码等状态翻转比较少的编码； （2）数据不操作说，保持上次的值，而不是强制置0或者置1； （3）使用使能信号、片选信号，减少不必要的切换； 0.

https://blog.csdn.net/yh13572438258/article/details/123352104

放大电路有几种工作状态

竞争与冒险

Verilog

同步复位和异步复位的区别，体现在verilog代码中是什么样子

状态机分类

状态机二段式和三段式的区别

HDL语言的层次概念?

SystemVerilog

定宽数组、动态数组、关联数组、队列各自特点和使用

• 队列:队列结合了链表和数组的优点，可以在一个队列的任何位置进行增加或者删除元素;

• 定宽数组:属于静态数组，编译时便已经确定大小。其可以分为压缩定宽数组和非压缩定宽数组:压缩数组是定义在类型后面，名字前面Bit [7:0][3:0] name; 非压缩数组定义在名字后面。bit[7:0] name [3:0];

• 动态数组:其内存空间在运行时才能够确定，使用前需要用new[]进行空间分配。

• 关联数组:其主要针对需要超大空间但又不是全部需要所有数据的时候使用，类似于hash，通过一个索引值和一个数据组成,索引值必须是唯一的。

array中，pack和unpack的区别

变量类型、四值逻辑和二值逻辑区别及使用

Wire、 reg和 logic有什么区别

多线程fork join/ fork join _ any / fork join_none的用法差异

多线程的同步调度方法

①事件（event）

②旗语（semaphore)

③信箱（mailbox）

Task和function的区别

TB中使用interface和clocking block的好处

OPP(面向对象)的特性

面向对象编程的优势

1. 易维护:采用面向对象思想设计的结构，可读性高，由于继承的存在，即使改变需求，那么维护也只是在局部模块，所以维护起来是非常方便和较低成本的。

2. 质量高:在设计时，可重用现有的，在以前的项目的领域中已被测试过的类使系统满足业务需求并具有较高的质量。

3. 效率高:在软件开发时，根据设计的需要对现实世界的事物进行抽象，产生类。使用这样的方法解决问题，接近于日常生活和自然的思考方式，势必提高软件开发的效率和质量。

4. 易扩展:由于继承、封装、多态的特性，自然设计出高内聚、低耦合的系统结构，使得系统更灵活、更容易扩展，而且成本较低。

谈谈SV中的class

虚方法的作用 Virtual

在class中为啥要用virtual interface 而不能用interface

事件的触发

约束的几种形式

1. 权重约束 dist：有两种操作符：:=n 第一种表示每一个取值权重都是n, :/n 第二种表示每一个取值权重为n/num。

：=表示值范围内的每一个值的权重是相同的；如src dist {[1:3]:=60};1,2,3的权重都是60，概率均为60/180;

：/表示权重均分到值范围内的每一个值。dst dist {[1:3]:/60};1,2,3权重均分60，为20,概率为20/60.

1. 条件约束 if else 和->（case）：if else 就是和正常使用一样；->通过前面条件满足后可以触发后面事件的发生。

随机时，如果想把constraint里的某个数据不让它随机，使用什么方法

Rand 和Randc的区别

• rand修饰符：rand修饰的变量，每次随机时，都在取值范围内随机取一个值，每个值被随机到的概率是一样的，就想掷骰子一样。

• randc修饰符：randc表示周期性随机，即所有可能的值都取到过后，才会重复取值

有两个变量rand A, rand B, 怎么控制b先随机

如何关闭约束

• 通过constraint_mode（0）关闭默认范围的约束块

• constraint_mode(1)是打开约束

• 可以用soft关键字修饰特定的约束语句，这样既可以让变量在一般的情况下取默认值，也可以直接给变量赋默认值范围外的取值。

get_next_item（）和try_next_item（）有什么区别

1. get_next_item（）是一个阻塞调用，直到存在可供驱动的sequence item为止，并返回指向sequence item的指针。

2. try_next_item（）是非阻塞调用，如果没有可供驱动的sequence item，则返回空指针。

Break；continue；return的含义，return之后，function里剩下的语句会执行吗

1. break 语句结束整个循环。

2. continue 立即结束本次循环，继续执行下一次循环。

3. return语句会终止函数的执行并返回函数的值(如果有返回值的话)。return之后，function里剩下的语句不能执行，其是终止函数的执行，并返回函数的值。

简述深拷贝和浅拷贝

用过断言嘛？写一个断言，a为高的时候，b为高，还有a为高的时候，下一个周期b为高

立即断言和并行断言

Assertion嘛，Assertion分几种？简述一下Assertion的用法

• Assertion可以分为立即断言和并发断言。

• 立即断言的话就是和时序无关，比如我们在对激励随机化时，我们会使用立即断言，如果随机化出错我们就会触发断言报错。

• 并发断言的话主要是用来检测时序关系的，由于在很多模块或者总线中，单纯使用覆盖率或者事务check并不能完全检测多个时序信号之间的关系，但是并发断言却可以使用简洁的语言去监测,除此之外,还可以进行覆盖率检测。

UVM方法学

简述UVM的工厂机制

• Factory机制也叫工厂机制，其存在的意义就是为了能够方便的替换TB中的实例或者已注册的类型。一般而言，在搭建完TB后，我们如果需要对TB进行更改配置或者相关的类信息，我们可以通过使用factory机制进行覆盖，达到替换的效果，从而大大提高TB的可重用性和灵活性。

• 要使用factory机制先要进行：

1. 将类注册到factory表中

2. 创建对象，使用对应的语句 （type_id::create）

3. 编写相应的类对基类进行覆盖。

Uvm_component_utils有什么作用

• factory机制的实现被集成在了一个宏中：uvm_component_utils。

• 这个宏最主要的任务是，将字符串登记在UVM内部的一张表中，这张表是factory功能实现的基础。只要在定义一个新的类时使用这个宏，就相当于把这个类注册到了这张表中。这样，factory机制可以实现：根据一个字符串自动创建一个类的实例，并且调用其中的函数（function）和任务（task），这个类的main_phase就会被自动调用。

如果环境中有两个config_db set，哪个有效？

通过工厂进行覆盖有什么要求？

• 无论是重载的类（parrot）还是被重载的类（bird），都要在定义时注册到factory机制中。

• 被重载的类（bird）在实例化时，要使用factory机制式的实例化方式，而不能使用传统的new方式。

• 最重要的是，重载的类（parrot）要与被重载的类（bird）有派生关系。重载的类必须派生自被重载的类，被重载的类必须是重载类的父类。

你了解uvm的factory机制和callback机制嘛

1. 将类注册到factory表中

2. 创建对象，使用对应的语句 （type_id::create）

3. 编写相应的类对基类进行覆盖。

1. UVM组件中内嵌callback函数或者任务

2. 定义一个常见的uvm_callbacks class

3. 从UVM callback空壳类扩展uvm_callback类

4. 在验证环境中创建并登记uvm_callback

Callback介绍一下

field_automation机制和objection机制

• field_automation机制：可以自动实现copy、compare、print等三个函数。当使用uvm_field系列相关宏注册之后，可以直接调用以上三个函数，而无需自己定义。这极大的简化了验证平台的搭建，尤其是简化了driver和monitor，提高了效率。

• UVM中通过objection机制来控制验证平台的关闭，需要在drop_objection之前先raise_objection。验证在进入到某一phase时，UVM会收集此phase提出的所有objection，并且实时监测所有objection是否已经被撤销了,当发现所有都已经撤销后，那么就会关闭此phase，开始进入下一个phase。当所有的phase都执行完毕后，就会调用$finish来将整个验证平台关掉。如果UVM发现此phase没有提起任何objection，那么将会直接跳转到 下一个phase中。

• UVM的设计哲学就是全部由sequence来控制激励生成，因此一般情况下只在sequence中控制objection。另外还需注意的是，raise_objection语句必须在main_phase中第一个消耗仿真时间的语句之前。

UVM从哪里启动

• 在导入uvm_pkg文件时，会自动创建UVM_root所例化的对象UVM_top，UVM顶层的类会提供run_test()方法充当UVM世界的核心角色，通过UVM_top调用run_test()方法.

• 在环境中输入run_test来启动UVM验证平台，run_test语句会创建一个my_case0的实例，得到正确的test_name

• 依次执行uvm_test容器中的各个component组件中的phase机制，按照顺序:

1. build-phase（自顶向下构建UVM 树）

2. connet_phase(自低向上连接各个组件)

3. end_of_elaboration_phase

4. start_of_simulation_phase

5. run_phase() objection机制仿真挂起，通过start启动sequence（每个sequence都有一个body任务。当一个sequence启动后，会自动执行sequence的body任务）,等到sequence发送完毕则关闭objection，结束run_phase()（UVM_objection提供component和sequence共享的计数器，当所有参与到objection机制中的组件都落下objection时，计数器counter才会清零，才满足run_phase()退出的条件）

6. 执行后面的phase

phase机制以及执行顺序

举例说明UVM组件中常用的方法，各种phase关系，phase机制作用

• UVM中有很多非常有趣的机制，例如factory机制，field_automation机制，phase机制，打印机制，sequence机制，config_db机制等，这些机制使得我们搭建的UVM能够有很好的可重用性和使得我们平台运行有秩序稳定。

• 例如phase机制，phase机制主要是使得UVM的运行仿真层次化，使得各种例化先后次序正确。UVM的phase机制主要有9个，外加12个小phase。主要的 phase有build phase、connect phase、run phase、report phase、final phase等，其中除了run phase是* task**，其余都是function，然后build phase和final phase都是自顶向下运行,其余都是自底向上运行。Run phase和12个小phase( reset phase、configure phase、main phase、shutdown phase）是并行运行的，有这12个小phase主要是进一步将run phase 中的事务划分到不同的phase进行，简化代码。注意，run phase和 12个小phase最好不要同时使用。从运行上来看，9个phase顺序执行，不同组件中的同一个phase执行有顺序，build phase为自顶向下，只有同一个phase全部执行完毕才会执行下一个phase。

• 所有的phase按照以下顺序自上而下自动执行：(九大phase,其中run phase又分为12个小phase)
build_pase
connect_phase
end_of_elaboration_phase
start_of_simulation_phase
run_pase
extract_phase
check_phase
report_phase
final_phase
其中，run_phase按照以下顺序自上而下执行：
pre_reset_phase
reset_phase
post_reset_phase
pre_configure_phase
configure_phase
post_configure_phase
pre_main_phase
main_phase
post_main_phase
pre_shutdown_phase
shutdown_phase
post_shutdown_phase

phase中的domain概念

Domain是用来组织不同组件，实现独立运行的概率。默认情况下，UVM的9个phase属于 common_domain，12个小phase属于uvm_domain。例如，如果我们有两个dirver类，默认情况下，两个driver类中的复位rset_phase和 main phase必须同时执行,但是我们可以设置两个driver属于不同的domain,这样两个dirver就是独立运行的了，相当于处于不同的时钟域(只针对12个小phase有效)。

run_phase和main_phase之间的关系;

• run_phase和main phase（动态运行）都是task phase，且是并行运行的，后者称为动态运行(run-time)的phase。
• 如果想执行一些耗费时间的代码，那么要在此phase下任意一个component中至少提起一次objection，这个结论只适用于f12个run-time的phase。对于run_phase则不适用，由于run_phase与动态运行的phase是并行运行的，如果12个动态运行的phase有objection被提起，那么run_phase根本不需要raise_objection就可以自动执行。

main_phase要如何跳转到reset_phase;

在main_phase执行过程中，突然遇到reset信号被置起，可以用jump()实现从mian_phase到reset_phase的跳转：

接口怎么传递到环境中（通过config_db的方式）

• 传递virtual interface到环境中；

• 配置单一变量值，例如int、string、enum等；

• 传递配置对象（config_object）到环境；

1. 传递virtual interface到环境中；

UVM--配置机制uvm_config_db（接口传递、对象传递、调试） - 百度文库

⽤户应当把interface与virtual interface区分开来，在 传递过程中的类型应当为 virtual interface ，即实际接⼝的句柄 。 interface intf1 ; // 接⼝定义 logic enable = 0 ; endinterface class comp1 extends uvm_component ; // 组件配置接⼝ ` uvm_component_utils ( comp1 ) virtual intf1 vif ; // 接⼝声明 ... function void build_phase ( uvm_phase phase ); if ( !

https://wenku.baidu.com/view/dbca3c495bfafab069dc5022aaea998fcc2240aa.html

如何在driver中使用interface，为什么

• Interface如果不进行virtual声明的话是不能直接使用在dirver中的,会报错，因为interface声明的是一个实际的物理接口。一般在dirver中使用virtual interface进行申明接口，然后通过config_db进行接口参数传递，这样我们可以从上层组件获得虚拟的interface接口进行处理。

• Config_db传递时只能传递virtual接口，即interface的句柄，否则传递的是一个实际的物理接口，这在 driver中是不能实现的，且这样的话不同组件中的接口一一对应一个物理接口，那么操作就没有意义了。

UVM的优势，为什么要用UVM?

说一下component和object的区别，item是component还是object

UVM树形结构

UVM验证环境的组成

• Sequencer:负责将数据转给driver

• driver负责数据的发送;driver有时钟/时序的概念。

• Agent:其实只是简单的把driver ,monitor和sequencer封装在一起。

• Agent:对应的是物理接口协议,不同的接口协议对应不同的agent ，一个平台通常会有多个 agent 。

• Env：则相当于是一个特大的容器，将所有成员包含进去。

uvm验证环境的构成、uvm每个组件的作用、agent的作用

Virtual sequencer 和sequencer的区别

• Virtual sequencer主要用于对不同的agent进行协调时，需要有一定顶层的sequencer对内部各个agent中的sequencer进行协调

• virtual sequencer是面向多个sequencer的多个sequence群，而sequencer是面向一个sequencer 的sequence群。

• Virtual sequencer桥接着所有底层的sequencer的句柄，其本身也不需要传递item，不需要和driver连接。只需要将其内部的底层sequencer句柄和sequencer 实体对象连接。

平台往里边输入数据的话怎么输入sequence，sequence，sequencer，driver之间的通信

Sequence和item（uvm_sequece，uvm_sequence_item）以及sequence的分类

1. item是基于uvm_object类，这表明了它具备UVM核心基类所必要的数据操作方法，例如copy、 clone、compare、record等。

2. item对象的生命应该开始于sequence的body（）方法，而后经历了随机化并穿越sequencer最终到达driver，直到被driver消化之后，它的生命一般来讲才会结束。

3. item与sequence的关系 一个sequence可以包含一些有序组织起来的item实例，考虑到item在创建后需要被随机化，sequence在声明时也需要预留一些可供外部随机化的变量，这些随机变量一部分是用来通过层级传递约束来最终控制item对象的随机变量，一部分是用来对item对象之间加以组织和时序控制的。

4. Sequence的分类:

• 扁平类（flat sequence)：这一类往往只用来组织更细小的粒度，即item实例构成的组织。

• 层次类( hierarchical sequence)：这一类是由更高层的sequence用来组织底层的sequence,进而让这些sequence或者按照顺序方式，或者按照并行方式，挂载到同一个sequencer上。

• 虚拟类（virtual sequence)：这一类则是最终控制整个测试场景的方式，鉴于整个环境中往往存在不同种类的sequencer和其对应的sequence，我们需要一个虚拟的sequence来协调顶层的测试场景。之所以称这个方式为virtual sequence，是因为该序列本身并不会固定挂载于某一种sequencer类型上，而是将其内部不同类型sequence最终挂载到不同的目标sequencer上面。这也是virtual sequence不同于hierarchical sequence的最大一点。

Sequence和sequencer的关系

• sequence机制用于产生激励，它是UVM中最重要的机制之一。sequence机制有两大组成部分：sequence和sequencer。

• 在整个验证平台中sequence处于一个比较特殊的位置。sequence不属于验证平台的任何一部分，但是它与sequencer之间有着密切的关系。

• 只有在sequencer的帮助下，sequence产生的transaction才能最终送给driver；同样，sequencer只有在sequence出现的情况下才能体现出其价值，如果没有sequence，sequencer几乎没有任何作用。

• 除此之外，sequence与sequencer还有显著的区别。从本质上说，sequencer是一个uvm_component,而sequence是一个uvm_object。与my_transaction一样，sequence也有其生命周期。它的生命周期比my_transaction要更长一点，其内部的transaction全部发送完毕后，它的生命周期也就结束了。

Sequencer的仲裁特性（set_arbitration）及锁定机制（lock和grab）

1. 仲裁特性

2. 锁定机制

Virtual sequence和virtual sequencer中virtual含义

为什么会有sequence、sequencer以及driver，为什么要分开实现，这样做的好处是什么？

• 在UVM中有sequence机制，以往如果我们使用SV进行TB搭建时，我们一般会采用driver 一个类进行数据的参数,转换,发送,或者使用genetor和driver两个进行，这种方式可重用性很低，而且代码臃肿;

• 但是在UVM中我们通过将sequence、sequencer、driver、sequence_item拆开，相互独立而又有联系，因此我们只需关注每一个类需要做的工作就可以，可重用性高。我在学习sequence时，我经常把sequence 比作蓄水池，sequence_item就是水，sequencer就是一个调度站，driver就是总工厂，通过这种方式进行处理，我们的总工厂不需要管其他，只需处理运送过来的水资源就可以，而sequencer只需要调度水资源，sequence只需要产生不同的水资源。

启动Sequence的方法

1. 通过sequence.start的方式显示启动

组件之间的通信机制，analysis port和其它的区别

1. 通信分为，单向通信，双向通信和多向通信

• 单向通信：指的是从initiator到target之间的数据流向是单一方向的

• 双向通信：双向通信的两端也分为initiator和target，但是数据流向在端对端之间是双向的

• 多向通信：仍然是两个组件之间的通信，是指initiator与target之间的相同TLM端口数目超过一个时的处理解决办法。

1. blocking阻塞传输的方法包含:

• Put（）：initiator先生成数据Tt，同时将该数据传送至target。

• Get（）:initiator从target获取数据Tt，而target中的该数据Tt则应消耗。

• Peek(): initiator从target获取数据Tt，而target中的该数据Tt还应保留。

1. 通信管道：

• TLM FIFO：可以进行数据缓存，功能类似于mailbox，不同的地方在于uvm_tlm_fifo提供了各种端口（put、get、peek）供用户使用

• analysis port：一端对多端，用于多个组件同时对一个数据进行处理，如果这个数据是从同一个源的TLM端口发出到达不同组件，则要求该端口能够满足一端到多端，如果数据源端发生变化需要通知跟它关联的多个组件时，我们可以利用软件的设计模式之一观察者模式实现，即广播模式

• analysis TLM FIFO

• request & response通信管道 双向通信端口transport，即通过在target端实现transport()方法可以在一次传输中既发送request又可以接收response。

UVM各个component之间的通信机、UVM TILM通信，解释一下

TLM怎么用

• TLM通信的步骤：

1. 分辨出initiator和target，producer和consumer。

2. 在target中实现tlm通信方法。

3. 在俩个对象中创建tlm端口。

4. 在更高层次中将俩个对象进行连接。

• 端口类型有三种：

1. port，一般是initiator的发起端。

2. export，作为initiator和target的中间端口。

3. imp，只能作为target接受request的末端。

4. 多个port可以连接同一个export或imp，但是单个port或export不能连接多个imp。

• 端口的连接：通过connect函数进行连接，例如A(initiator)与B进行连接，可以使用A.port.connect(B.export)

• uvm_*_imp#(T,IMP);IMP定义中第一个参数T是这个IMP传输的数据类型，第二个参数IMP是实现这个接口所在的component。

UVM组件的通信方式TLM的接口分类和用法，peek和get的差异

• UVM中采用事务级传输机制进行组件间的通信，可以大大提高仿真的速度和使得我们简化组件间的数据传输，简化工作，TLM独立于组件之外，降低组件间的依赖关系。UVM 接口主要由port、export、imp;驱动这些接口方式有put、get、peek、transport、analysis 等。

• 其中peek是查看端口内部的数据事务但是不删除，get是获取后立即删除。我们一般会先使用peek进行获取数据，但不删除(保证put端不会立马又发送一个数据)，处理完毕后再用get删除。

• lmp只能作为终点接口，transport表示双向通信，analysis可以连接多个imp(类似于广播)。

Analysis port是否可以不连或者连多个impport

你所搭建的验证平台为什么要用RAL（寄存器）

• 首先，我们要了解寄存器对于设计的重要性，其是模块间交互的窗口，我们可以通过读寄存器值去观察模块的运行状态,通过写寄存器去控制模块的配置和功能改变。

• 然后，为什么我们需要RAL呢?由于前面寄存器的重要性，我们可以知道，如果我们不能先保证我们寄存器的读写正确，那么就不用谈后续 DUT是否正确了，因此，寄存器的验证是排在首要位置的。

• 那么我们应该用什么方法去读写和验证寄存器呢?采用RAL寄存器模型去测试验证，是目前最成功的方法吧，寄存器模型独立于TB之外，我们可以搭建一个测试寄存器的agent，去通过前门或者后门访问去控制DUT的寄存器,使得 DUT按照我们的要求去运行。

• 除此之外，UVM中内建了很多RAL的sequence，用于帮助我们去检测寄存器，除此之外，还有一些其他的类和变量去帮助我们搭建，以提高RAL的可重用性和便捷性还有更全的覆盖率。

前门访问和后门访问的区别

• 前门访问和后门访问的比较

1. 前门访问，顾名思义指的是在寄存器模型上做的读写操作，最终会通过总线UVC来实现总线上的物理时序访问，因此是真实的物理操作。

2. 后门访问，指的是利用UVM DPI (uvm_hdl_read()、uvm_hdl_deposit()),将寄存器的操作直接作用到DUT内的寄存器变量，而不通过物理总线访问。

3. 前门访问在使用时需要将path设置为UVM_FRONTDOOR

4. 在进行后门访问时，用户首先需要确保寄存器模型在建立时，是否将各个寄存器映射到了DUT一侧的HDL路径：使用add_hdl_path

后门访问的路径怎么配置

如果寄存器的地址不匹配的错误怎么测试出来

寄存器模型的常规方法（期望值、镜像值、真实值）

1. 我们在应用寄存器模型的时候，除了利用它的寄存器信息，也会利用它来跟踪寄存器的值。寄存器有很多域，每一个域都有两个值。

2. 寄存器模型中的每一个寄存器，都应该有两个值，一个是镜像值( mirrored value) , 一个是期望值(desired value） 。

3. 期望值是先利用寄存器模型修改软件对象值，而后利用该值更新硬件值;镜像值是表示当前硬件的已知状态值。

4. 镜像值往往由模型预测给出，即在前门访问时通过观察总线或者在后门访问时通过自动预测等方式来给出镜像值

5. 镜像值有可能与硬件实际值不一致

寄存器模型里，update()和mirror()方法的作用

Prediction的分类（自动预测和显式预测）

• UVM提供了两种用来跟踪寄存器值的方式，我们将其分为自动预测（auto prediction）和显式预测( explicit)。

• 如果用户想使用自动预测的方式，还需要调用函数uvm_reg_map::set_auto predict()

• 两种预测方式的显著差别在于，显式预测对寄存器数值预测更为准确，我们可以通过下面对两种模式的分析得出具体原因。自动预测

1. 如果用户没有在环境中集成独立的predictor，而是利用寄存器的操作来自动记录每一次寄存器的读写数值，并在后台自动调用predict()方法的话，这种方式被称之为自动预测。

2. 这种方式简单有效，然而需要注意,如果出现了其它一些sequence直接在总线层面上对寄存器进行操作（跳过寄存器级别的write/read操作,或者通过其它总线来访问寄存器等这些额外的情况，都无法自动得到寄存器的镜像值和预期值。显式预测

3. 更为可靠的一种方式是在物理总线上通过监视器来捕捉总线事务，并将捕捉到的事务传递给外部例化的predictor，该predictor由UVM参数化类uvm_reg_predictor例化并集成在顶层环境中。

4. 在集成的过程中需要将adapter与map的句柄也一并传递给predictor,同时将monitor采集的事务通过analysis port接入到predictor一侧。

5. 这种集成关系可以使得，monitor一旦捕捉到有效事务，会发送给predictor，再由其利用adapter的桥接方法，实现事务信息转换，并将转化后的寄存器模型有关信息更新到map中。

6. 默认情况下，系统将采用显式预测的方式，这就要求集成到环境中的总线UVC monitor需要具备捕捉事务的功能和对应的analysis port，以便于同predictor连接。

寄存器怎么配置，adapter怎么集成

对UVM验证方法学的理解

1. 刚开始接触的时候，我认为UVM其实就是SV的一个封装，将我们在搭建测试平台过程中的一些重复性和重要的工作进行封装,从而使我们能够快速的搭建一个需要的测试平台，并且可重用性还高。因此我当时觉得它就是一个库。

2. 不过，随着学习的不断深入，当我深入理解UVM中各种机制和模型的构造和相互之间关系之后,我觉得其实UVM方法学对于使用何种语言其实并不重要，重要的是他的思想，比如:在UVM中有sequence机制，以往如果我们使用SV进行TB搭建时，我们一般会采用driver一个类进行数据的产生，转换，发送，或者使用generator和driver两个进行，这种方式可重用性很低，而且代码臃肿;但是在UVM中我们通过将sequence、sequencer、driver、sequence_item拆开，相互独立而又有联系，因此我们只需关注每一个类需要做的工作就可以，可重用性高。我在学习sequence时，我经常把sequence 比作蓄水池，sequence_item就是水，sequencer就是一个调度站，driver就是总工厂，通过这种方式进行处理，我们的总工厂不需要管其他，只需处理运送过来的水资源就可以，而sequencer只需要调度水资源，sequence只需要产生不同的水资源。而这种处理方式和现实世界中的生产模式又是基本吻合的。除此之外，还有好多好多，其实UVM方法学中很多思想就是来源于经验，来源于现实生活，而不在乎是何种语言。

UVM有什么优缺点：

• UVM的优点：UVM有各个机制、促进验证平台的标准化，UVM中test sequence和验证平台是隔离独立的，可以更好的控制激励而不需要重新设计agent. 改变测试sequence可以简单高效提高代码覆盖率。UVM支持工业标准，这会促进验证平台标准化。此外，UVM通过OOP（面向对象编程）的特点（例如继承）以及使用覆盖组件提高了重复使用率。因此UVM环境方便移植，架构清晰，组件连接方便，有利于进行大规模的验证。

• UVM的缺点：代码冗余，工作量大，运行速度有缺失

请谈一下UVM的验证环境结构，各个组件间的关系

其他问题

IC设计流程也即ASIC设计流程

数字IC设计（ASIC设计）完整流程详解_小汪的IC自习室的博客-CSDN博客_ic设计流程

I、ASIC设计流程 II、IC设计流程相关名词梳理（含各流程EDA工具梳理） 1. 确定芯片的具体指标： 制作工艺（代工厂及工艺尺寸）； 裸片面积（DIE大小，DIE由功耗、成本、数字/模拟面积共同影响）； 封装（封装越大，散热越好，成本越高）。 速度（时钟频率）； 功耗。 功能描述 接口定义 2. 系统级设计： 用系统建模语言（高级语言 如matlab，c等）对各个模块描述，为了对方案的可行性进行验证 利用硬件描述语言，如verilog对电路以寄存器之间的传输为基础进行描述； 2. 功能验证（动态验证）： 对设计的功能进行仿真验证，需要激励驱动，是动态仿真。仿真验证工具Mentor公司的 Modelsim， Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证，该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 需要指定特定的综合库，添加约束文件；逻辑综合得到门级网表（Netlist）。 4. 形式验证（静态验证）： 功能上进行验证，综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。做等价性检查用到Synopsys的Formality工具。 在时序上进行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端设计中，由版图生成网表进行STA更准确一些； STA满足时序约束，得到最终的Netlist 为了在芯片生产之后，测试芯片的良率，看制作有无缺陷，一般是在电路中插入扫描连（scan chain） DFT是在得到Netlist之后，布局布线（Place and Route）之前进行设计 包括时钟树插入（布局时钟线），布局布线用到Synopsys的IC Compiler（ICC）工具。 在布线（普通信号线）之前先布局时钟线，即时钟树综合CTS（Clock Tree Synthesis），用到Synopsys的Physical Compiler工具。 提取延迟信息 加入了布局布线延迟，更真实的时序分析 4. 版图物理验证： DRC（设计规则检查）、LVS（版图一致性检查） 工具：Mentor：Calibre Synopsys：Hercules Cadence：Diva/dracula （注：整个IC设计流程都是一个迭代的过程，每一步如果不能满足要求，都要重复之前的过程，直至满足要求为止，才能进行下一步。）

https://blog.csdn.net/weixin_42294124/article/details/123534319

代码覆盖率、功能覆盖率和断言覆盖率的区别

• 代码覆盖率——是针对RTL设计代码的运行完备度的体现，包括行覆盖率、条件覆盖率、FSM覆盖率、跳转覆盖率、分支覆盖率，只要仿真就可以收集，可以看DUT的哪部分代码没有动，如果有一部分代码一直没动看一下是不是case没有写到。

• 功能覆盖率---与spec比较来发现，design是否行为正确，需要按verification plan来比较进度。用来衡量哪些设计特征已经被测试程序测试过的一个指标

1. 首要的选择是使用更多的种子来运行现有的测试程序；

2. 其次是建立新的约束，只有在确实需要的时候才会求助于定向测试，改进功能覆盖率最简单的方法是仅仅增加仿真时间或者尝试新的随机种子。

3. 验证的目的就是确保设计在实际环境中的行为正确。设计规范里详细说明了设备应该如何运行，而验证计划里则列出了相应的功能应该如何激励、验证和测量

• 断言覆盖率:用于检查几个信号之间的关系，常用在查找错误，主要是检查时序上的错误，测量断言被触发的频繁程度。

项目中会考虑哪些coverage

• 主要会考虑三个方面吧，代码覆盖率，功能覆盖率，断言覆盖率。

• 代码覆盖率，主要由行覆盖率、条件覆盖率、fsm覆盖率、跳转覆盖率、分支覆盖率，他们是否都是运行到的，比如 fsm，是否各个状态都运行到了，然后不同状态之间的跳转是否也都运行到了。

• 功能覆盖率的话主要是自己编写covergroup和coverpoint去覆盖我们想要覆盖的数据和地址或者其他控制信号。

• 断言覆盖率主要检测我们的时序关系是否都运行到了,比如总线的地址数据读写时序关系是否都有实现。

Coverage一般不会直接达到100%，当你发现condition未cover到的时候，你该怎么做？

covergroup在哪里定义，哪里例化，有哪些，分别怎么做采样，根据什么来写

Function coverage和 Code coverage的区别，以及他们分别对项目的含义

• 功能覆盖率主要是针对spec文档中功能点的覆盖检测 -code覆盖率主要是针对RTL设计代码的运行完备度的体现，其包括行覆盖率、条件覆盖率、FSM覆盖率、跳转覆盖率、分支覆盖率（只要仿真就可以，看看DUT的哪些代码没有动，如果有一部分代码一直没动，看一下是不是case没写到）。

• 功能覆盖率和代码覆盖率两者缺一不可，功能覆盖率表示着代设计是否具备这些功能,代码覆盖率表示我们的测试是否完备，代码是否冗余。当功能覆盖率高而代码覆盖率低时，表示covergroup是不是写少了，case写少了;或者代码冗余。当功能覆盖率很低而代码覆盖率高时，表示代码设计是不是全面，功能点遗漏;covergroup写的是不是冗余了。只有当两者覆盖率都高的时候才表明我们验证的大部分是可靠的。

• 代码覆盖率很难达到100%，一般情况下达到90%多已经非常不错了，如果有一部分代码没有被触动到，需要有经验的验证工程师去分析，如果确实没啥问题，就可以签字通过了

你在做验证时的流程是怎么样的，你是怎么做的。

1. 首先第一步我会先去查看spec文档，将模块的功能和接口总线时序搞明白，尤其是工作的时序，这对于后续写TB非常重要;

2. 第二步我会根据功能点去划分我的TB应该怎么搭建，我的case大致会有哪些，这些功能点我应该如何去覆盖，时序应该如何去检查，总结列出这样的一个清单;

3. 第三步开始去搭建我们的TB，包括各种组件，和一些基础的 sequence还有test，暂时先就写一两个基础的sequence,然后还有一些环境配置参数的确定等,最后能够将TB正常运行，保证无误;

4. 第四步就是根据清单去编写sequence和 case，然后去仿真，保证仿真正确性，收集覆盖率;

5. 第五步就是分析收集的覆盖率，然后查看覆盖率报告去分析还有哪些没有被覆盖，去写一些定向case，和更换不同的seed去仿真;

6. 第六步就是回归测试regression，通过不同的 seed去跑，收集覆盖率和检测是否有其它bug;

7. 第七步就是总结

你在进行验证的过程中，碰到过什么难点，重点是什么呢?

• 刚开始的难点还是TB的搭建，想要搭建出一个可重用性很高的TB，配置灵活的TB还是有一定困难，对于哪些参数应该放在配置类，哪些参数应该放在事务类的抉择，哪些单独配置。

• 除此之外，还有就是时序的理解，这对于driver和monitor还有sequence和 assertion的编写至关重要，只有正确理解时序才能编写出正确的TB。

• 最后就是实现覆盖率的尽可能高，这也是比较困难的，刚开始的case好写，也比较快就可以达到较高的覆盖率，但是那些边边角角的case需要自己去琢磨，去分析还需要写什么case。这些难点就是重点，还要能够自动化监测判断是否正确。

定向测试和随机测试的区别，为什么现在越来越多的随机测试？

形式验证

• 形式验证指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计所描述的功能。形式验证方法分为等价性验证、模型检验和定理证明等。

• 形式验证主要验证数字IC设计流程中的各个阶段的代码功能是否一致，包括综合前RTL代码和综合后网表的验证，因为如今IC设计的规模越来越大，如果对门级网表进行动态仿真，会花费较长的时间，而形式验证只用几个小时即可完成一个大型的验证。另外，因为版图后做了时钟树综合，时钟树的插入意味着进入布图工具的原来的网表已经被修改了，所以有必要验证与原来的网表是逻辑等价的

如何保证验证的完备性?

• 首先不可能百分百完全完备，即遍历所有信号的组合，这既不经济也不现实。

• 所以只能通过多种验证方法一起验证尽可能减少潜在风险，一般有这些验证流程：ip级验证、子系统级验证、soc级验证，除这些以外，还有upf验证、fpga原型验证等多种手段。

• 前端每走完一个阶段都需要跟设计以及系统一起review验证功能点，测试用例，以及特殊情况下的波形等。

• 芯片后端也会做一些检查，像sta、formality、DFM、DRC检查等，也会插入一些DFT逻辑供流片回来测试用。流片归来进行测试，有些bug可以软件规避，有些不能规避，只能重新投片

触发器和锁存器的区别

• 触发器：时钟触发，受时钟控制，只有在时钟触发时才采样当前的输入，产生输出。

• 锁存器由电平触发，非同步控制。在使能信号有效时锁存器相当于通路，在使能信号无效时锁存器保持输出状态。触发器由时钟沿触发，同步控制。

• 锁存器对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；触发器则不易产生毛刺

怎么编写测试用例?

验证流程，验证环境怎么搭

• 验证流程：

1. 看spec文档和协议，将DUT的功能和接口总线时序搞明白

2. 制定验证计划和测试点分解

3. 写VIP或者是用别人给的VIP，搭建验证环境和TB，包括各种组件，各个模块的pkg,基础的 sequence还有test，暂时先就写一两个基础的 sequence,然后还有一些环境配置参数的确定等,最后能够将TB正常运行，保证无误;

4. 根据测试点编写sequence和 case，然后去仿真，保证仿真正确性，收集覆盖率;

5. 分析收集的覆盖率，然后查看覆盖率报告去分析还有哪些没有被覆盖，去写一些定向case，和更换不同的seed去仿真;

6. 回归测试regression，通过不同的seed去跑，收集覆盖率和检测是否有其它bug;

7. 总结

• 验证环境的搭建：

AMBA总线中AHB/APB/AXI协议的区别

• AHB主要是针对高效率、高频宽及快速系统模块所设计的总线，它可以连接如微处理器、芯片上或芯片外的内存模块和DMA等高效率模块。

• APB主要用在低速且低功率的外围，可针对外围设备作功率消耗及复杂接口的最佳化。APB在AHB和低带宽的外围设备之间提供了通信的桥梁，所以APB是AHB的二级拓展总线。

• AXI高速度、高带宽，管道化互联，单向通道，只需要首地址，读写并行，支持乱序，支持非对齐操作，有效支持初始延迟较高的外设，连线非常多。
AHB协议
1. AHB的组成

• Master:能够发起读写操作，提供地址和控制信号，同一时间只有1个Master会被激活。

• Slave:在给定的地址范围内对读写操作作响应，并对Master返回成功、失败或者等待状态。

• Arbiter:负责保证总线上一次只有1个Master在工作。仲裁协议是规定的，但是仲裁算法可以根据应用决定。

• Decoder:负责对地址进行解码，并提供片选信号到各Slave。每个AHB都需要1个仲裁器和1个中央解码器。

• HADDR:32位系统地址总线。

• HTRANS:M指示传输状态，NONSEQ、SEQ、IDLE、BUSY。

• HWRITE:传输方向1-写，0-读。

• HSIZE:传输单位。

• HBURST:传输的burst类型，SINGLE、INCR、WRAP4、INCR4等。

• HWDATA:写数据总线，从M写到S。

• HREADY:S应答M是否读写操作传输完成，1-传输完成，0-需延长传输周期。

• HRESP:S应答当前传输状态，OKAY、ERROR、RETRY、SPLIT。

• HRDATA:读数据总线，从S读到M。

a[*3]、a[->3]和a[=3]区别

• a[*3]指的是:重复3次a，且其与前后其他序列不能有间隔，a中间也不可有间隔。

• a[->3]指的是:重复3次，其 a中间可以有间隔，但是其后面的序列与a之间不可以有间隔。

• a[=3]指的是:只要重复3次，中间可随意间隔。

你发现过哪些验证过程中的 bug，如何发现的，怎么解决的?

你的验证环境是什么？目录结构是什么样的

ASIC芯片设计流程

iC设计前端到后端的流程和EDA工具?

参考资料

IC验证常见问题88道

队列:队列结合了链表和数组的优点，可以在一个队列的任何位置进行增加或者删除元素; 定宽数组:属于静态数组，编译时便已经确定大小。其可以分为压缩定宽数组和非压缩定宽数组:压缩数组是定义在类型后面，名字前面;非压缩数组定义在名字后面。Bit [7:0][3:0] name; bit[7:0] name [3:0]; 动态数组:其内存空间在运行时才能够确定，使用前需要用new[]进行空间分配。 ...

https://mp.weixin.qq.com/s/7fmv0YD4SYWu_didw4sqUQ

【数字IC验证快速入门】7、验证岗位中必备的数字电路基础知识（含常见面试题）_ReCclay的博客-CSDN博客

导读：作者有幸在中国电子信息领域的排头兵院校"电子科技大学"攻读研究生期间，接触到前沿的数字IC验证知识，旁听到诸如华为海思、清华紫光、联发科技等业界顶尖集成电路相关企业面授课程，对数字IC验证有了一些知识积累和学习心得。为帮助想入门前端IC验证的朋友，思忱一二后，特开此专栏，以期花最短的时间，走最少的弯路，学最多的IC验证技术知识。文章目录前言前言本节将会主要介绍以下几个板块的内容：数字电...

https://recclay.blog.csdn.net/article/details/118233245

【面经】2023届数字芯片验证实习面经分享_笔经面经_牛客网

个人情况：本科211 硕士985 本硕机械工程 研究方向电机控制 自学数字IC验证； 项目情况：路桑外门弟子，两个项目； 前提：有模电、数电、单片机，C语言基础 从2021年7月20

https://www.nowcoder.com/discuss/956557?type=all&order=recall&pos=&page=1&ncTraceId=&channel=-1&source_id=search_all_nctrack&gio_id=B2E27AA90CD6CB68054E75A57BDA8BA5-1658246175473

数字IC笔试面试题链接汇总【数字ICer】_笔经面经_牛客网

数字IC笔试面试题汇总 生活不可能像你想象得那么好，但也不会像你想象得那么糟。 我觉得人的脆弱和坚强都超乎自己的想象。 有时，我可能脆弱得一句话就泪流满面；有时，

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2022华为海思面经_笔经面经_牛客网

经过2022年的 春招 ，大家也陆续拿到了自己理想的offer，IC修真院的同学们也愿意与大家分享自己的面试经验！ 面试时间：3.21 🤔海思一面

https://www.nowcoder.com/discuss/935340?type=all&order=recall&pos=&page=1&ncTraceId=&channel=-1&source_id=search_all_nctrack&gio_id=B2E27AA90CD6CB68054E75A57BDA8BA5-1658246175473

转行上岸年薪40W+学长整理：IC面试之verilog（上）_笔经面经_牛客网

1、同步复位和异步复位的区别，体现在verilog代码中是什么样子 如图所示

https://www.nowcoder.com/discuss/978411

2022届数字IC秋招，各位有什么经验或者想吐槽的吗？

干货较多，可以先收藏起来慢慢看~ ①factory机制也叫工厂机制，其存在的意义就是为了能够方便的替换TB中的实例或者已注册的类型。一般而言，在搭建完TB后，我们如果需要对TB进行更改配置或者相关的类信息，我们可以通过使用factory机制进行覆盖，达到替换的效果，从而大大提高TB的可重用性和灵活性。 ②要使用factory机制先要进行： 1)将类注册到factory表中 ...

https://www.zhihu.com/question/480623048/answer/2593883936

const (ref)、input、output、inout分别是什么意思?

Verilog与SystemVerilog中几种不同的端口：wire、reg、logic、input、output、inout、（const）ref-IT Blog

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 提示：这里可以添加本文要记录的大概内容： Verilog与SystemVerilog中几种不同的端口，如：wire、reg、logic、input、output、inout、（const）ref。简单介绍几者之间的关系与区别。 提示：以下是本篇文章正文内容，下面案例可供参考 ...

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全局变量和局部变量的作用域是什么，静态变量和动态变量的区别是什么?

1. static全局变量与普通的全局变量有什么区别：static全局变量只初使化一次，防止在其他文件单元中被引用。

2. static局部变量和普通局部变量有什么区别：static局部变量只被初始化一次，下一次依据上一次结果值。

3. static函数与普通函数有什么区别：static函数在内存中只有一份，普通函数在每个被调用中维持一份拷贝。

4. 全局变量和静态变量如果没有手工初始化，则由编译器初始化为0。局部变量的值不可知。

package的作用使用，使用package和include有什么区别?

什么是OOP，三大要素是什么，三大要素在SV中分别使用什么来实现的，使用OOP有什么好处，SV中有重载吗，覆盖和重载的区别是什么

SV的覆盖率如何声明，如何采集覆盖率，bin的数量如何确定，交叉覆盖率的作用是什么，ignore和illegal的bin如果触发了有什么区别

SV的仿真调度机制是什么样的？